#百人创作先锋团#芯片互连技术(五)—UCIe Chiplet互连

总线是芯片架构中非常核心的概念。例如，一个SoC芯片分为很多模块或子系统，如处理器、内存控制器、GPU、ISP等，通过总线把它们连接在一起，此即芯片架构。

芯片内的总线互连常见的有：处理器核之间的互连、处理器核与内存的互连、处理器与缓存的互连、缓存与缓存之间的互连、处理器和I/O之间的互连、处理器与各种专有硬件加速模块之间的互连、DMA和内存的互连等。狭义的总线互连仅仅指通过简单总线接口连接多个组件，简单总线是一种临界资源，组件需要抢占到总线才能发起访问；而广义的总线互连泛指用于组件之间的互连结构。

芯片间的总线互连有：两个CPU之间的互连、CPU和异构GPU等加速器之间的互连、CPU和NIC等I/O设备之间的互连、加速器之间的互连、加速器和I/O设备之间的互连等。

下面介绍几种芯片互联结构。

UCIe Chiplet互连

Universal Chiplet Interconnect Express (UCIe)是一个开放的行业互连标准，可以实现小芯片之间的封装级互连，具有高带宽、低延迟、经济节能的优点。能够满足整个计算领域，包括云端、边缘端、企业、5G、汽车、高性能计算和移动设备等，对算力、内存、存储和互连不断增长的需求。UCIe 具有封装集成不同Die的能力，这些Die可以来自不同的晶

圆厂、采用不同的设计和封装方式。

Chiplets封装集成的价值有很多：

1、首先是面积的影响。为了满足不断增长的性能需求，芯片面积增加，有些设计甚至会超出掩模版面积的限制。即使不超过面积限制，改用多个小芯片也更有利于提升良率。另外，多个相同Die的集成封装能够适用于更大规模的场景。

2、另一个价值体现在降低成本。例如，图4-64所示的处理器核心可以采用先进的工艺，用更高的成本换取极致的性能，而内存和I/O控制器则可以复用非先进工艺。如图4-65所示，随着工艺节点的进步，成本增长非常迅速。若采用多Die集成模式，有些Die的功能不变，我们不必对其采用先进工艺，可在节省成本的同时快速抢占市场。Chiplet封装集成模式还可以使用户能够自主选择Die的数量和类型。例如，用户可以根据需求挑选任意数量的计算、内存和I/O Die，并无需进行Die的定制设计，可降低产品的SKU成本。

 UCIe开启开放式封装级生态系统交付平台

3、还允许厂商能够以快速且经济的方式提供定制解决方案。如图所示，不同的应用场景可能需要不同的计算加速能力，但可以使用同一种核心、内存和I/O。Chiplet方式允许厂商根据功能需求对不同的功能单元应用不同的工艺节点，并实现共同封装。相比板级互连，封装级互连具有线长更短、布线更紧密的优点。

不同工艺节点的设计成本

UCIe 是一种分层协议，分为物理层、Die-to-Die适配器和协议层，如图所示：

 UCIe分层

物理层负责处理电信号、时钟信号、链路训练和边带信号等。

Die-to-Die适配器则为chiplet提供链路状态管理和参数调整。通过CRC和链路级重传机制保证数据的可靠传输。Die-to-Die适配器配备了底层仲裁机制用于支持多种协议，以及通过数据宽度为256字节的微片（FLIT）进行数据传输的底层传输机制。

UCIe通过在协议层本地端提供PCIe和CXL协议映射，可以将已部署成功的SoC构建、链路管理和安全解决方案直接迁移到UCIe。通过PCIe/CXL.io解决直接内存访问的数据传输、软件发现、错误处理等问题；主机内存则通过CXL.Mem访问；对缓存有特殊要求的加速器等应用程序可以使用 CXL.cache对主机内存进行高效的缓存。UCIe 还定义了一种“流协议”，可用于映射任何其他协议。随着使用模型的发展，UCIe联盟通过不断创新来对Chiplet互连技术进行优化。

UCIe 1.0定义了两种类型的封装，如图所示。其中标准封装(2D)成本效益更高，而更先进的封装（2.5D）则是为了追求同功率下更高的性能。实际设计中，有多种商用的封装方式可供选择，图表中仅展示其中一部分。UCIe规范支持所有这些类型的封装选择。

封装选项：2D或2.5D

UCIe支持不同的数据传输速率、位宽、凸点间隔、还有通道，来保证最广泛的可行的互用性，详细描述如表所示。

UCIe的特征和关键性能指标

UCIe互联的单簇的组成单元是包含了N条单端、单向、全双工的数据线（标准封装选项中N=16，高级封装选项中N=64），一条单端的数据线用作有效信号，一条线用于追踪，每个方向都有一个差分的发送时钟，还有每个方向的两条线用于边带信号（单端，一条是800MHz的时钟，一条是数据线）。多簇的UCIe 互联可以组合起来，在每条连接链路上提供更优的性能，如下图所示。

簇的宽度，每个封装选项中1，2或4簇都可以联合起来，实现更大的带宽。

UCIe标准搭建起了统一的Chiplet互联标准，终端使用者打造SoC芯片时，可以自由搭配来自多个厂商生态系统中的小芯片零件，将加速推动开放的Chiplet平台发展，并横跨x86、Arm、RISC-V等架构和指令集。

文章转载自公众号：智车Robot